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Reset Generator

PLL及び外部入力リセットを使用したプロジェクトにおいて内部リセット信号を生成します。
外部から入力されるリセット信号は、RST_FLTR_TIMERによって設定されるクロック周期で
サンプリングされます。
サンプリングされた値が、5回連続して同じ値となった場合に限り、後段の回路に伝わるよう設計
することで、ノイズ耐性を高めています。

Port I/O  Description 
CLK_PLL in 動作用クロックです。
PLLのクロック出力 を接続して下さい。
PLL_LOCKED_P in PLLのロック信号(Active High)です。
EX_RST_IN_N in 外部から入力されるリセット信号(Active Low)です。
RST_FLTR_TIMER[31:0] in 外部入力リセットのサンプリング周期を設定します。
サンプリング周期は入力値+1クロックとなります。
(設定値3のとき、4クロックに1回サンプリング)
SYS_RST_OUT_P out 本モジュールによって生成したリセット信号(Active High)です。
※特に注記のない限り、信号は全て正論理です。
本ソースコードはVHDL版のみとなっております。
詳細は下記の資料ダウンロードをクリックください。

Reset Generator
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