PLL及び外部入力リセットを使用したプロジェクトにおいて内部リセット信号を生成します。
外部から入力されるリセット信号は、RST_FLTR_TIMERによって設定されるクロック周期で
サンプリングされます。
サンプリングされた値が、5回連続して同じ値となった場合に限り、後段の回路に伝わるよう設計
することで、ノイズ耐性を高めています。

※特に注記のない限り、信号は全て正論理です。

本ソースコードはVHDL版のみとなっております。
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