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Registers with AXI4-Lite interface

AXI4-Lite interfaceを持ったレジスタです。

Port I/O  Description 
AXI_CLK in クロックです。
S_AXI_AWREADY out AXI slaveのawready信号です。
S_AXI_AWVALID in AXI slaveのawvalid信号です。
S_AXI_AWADDR in AXI slaveのawaddr信号です。
S_AXI_WREADY out AXI slaveのwready信号です。
S_AXI_WVALID in AXI slaveのwvalid信号です。
S_AXI_WDATA in AXI slaveのwdata信号です。
S_AXI_WSTRB in AXI slaveのwstrb信号です。
S_AXI_BREADY in AXI slaveのbready信号です。
S_AXI_BVALID out AXI slaveのbvalid信号です。
S_AXI_BRESP out AXI slaveのbresp信号です。
S_AXI_ARREADY out AXI slaveのarready信号です。
S_AXI_ARVALID in AXI slaveのarvalid信号です。
S_AXI_ARADDR in AXI slaveのaraddr信号です。
S_AXI_RREADY in AXI slaveのrready信号です。
S_AXI_RVALID out AXI slaveのrvalid信号です。
S_AXI_RDATA out AXI slaveのrdata信号です。
S_AXI_RRESP out AXI slaveのrresp信号です。
REG_OUT_00H_00_BIT out レジスタのサンプル出力です。アドレス0x00のビット0信号です。
REG_OUT_04H out レジスタ出力サンプル出力です。アドレス0x04(32bit)の出力信号です。
RST_AXI in AXI_CLKに同期したリセット(Active High)入力です。
※特に注記のない限り、信号は全て正論理です。
本ソースコードはVHDL版とVerilog版となっております。
詳細は下記の資料ダウンロードをクリックください。

Registers with AXI4-Lite interface
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