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FPGAサンプルコードリポジトリ
Registers with AXI4-Lite interface
Registers with AXI4-Lite interface
AXI4-Lite interfaceを持ったレジスタです。
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Port
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I/O
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Description
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AXI_CLK
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in
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クロックです。
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S_AXI_AWREADY
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out
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AXI slaveのawready信号です。
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S_AXI_AWVALID
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in
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AXI slaveのawvalid信号です。
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S_AXI_AWADDR
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in
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AXI slaveのawaddr信号です。
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S_AXI_WREADY
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out
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AXI slaveのwready信号です。
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S_AXI_WVALID
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in
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AXI slaveのwvalid信号です。
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S_AXI_WDATA
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in
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AXI slaveのwdata信号です。
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S_AXI_WSTRB
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in
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AXI slaveのwstrb信号です。
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S_AXI_BREADY
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in
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AXI slaveのbready信号です。
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S_AXI_BVALID
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out
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AXI slaveのbvalid信号です。
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S_AXI_BRESP
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out
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AXI slaveのbresp信号です。
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S_AXI_ARREADY
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out
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AXI slaveのarready信号です。
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S_AXI_ARVALID
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in
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AXI slaveのarvalid信号です。
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S_AXI_ARADDR
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in
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AXI slaveのaraddr信号です。
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S_AXI_RREADY
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in
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AXI slaveのrready信号です。
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S_AXI_RVALID
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out
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AXI slaveのrvalid信号です。
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S_AXI_RDATA
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out
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AXI slaveのrdata信号です。
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S_AXI_RRESP
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out
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AXI slaveのrresp信号です。
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REG_OUT_00H_00_BIT
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out
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レジスタのサンプル出力です。アドレス0x00のビット0信号です。
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REG_OUT_04H
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out
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レジスタ出力サンプル出力です。アドレス0x04(32bit)の出力信号です。
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RST_AXI
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in
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AXI_CLKに同期したリセット(Active High)入力です。
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※特に注記のない限り、信号は全て正論理です。
本ソースコードはVHDL版とVerilog版となっております。
詳細は下記の資料ダウンロードをクリックください。
Registers with AXI4-Lite interface
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