汎用のDPRAMとリード・ライトポインタで構成したFIFOモジュールです。
リードクロックとライトクロックは互いに非同期に動作可能で、ポインタや各種フラグを同期化する
コードを全て含んでいるため、特殊フラグの追加やワード数の変更等といったカスタマイズが非常に
容易です。
FPGAベンダやASICベンダから提供されるFIFO-IP を使用する場合と比べて、重要なポインタ・カウンタ
類の全てを、ユーザが参照可能であるという点が本モジュールの最大のメリット。これらを元にした
カスタマイズによって、自分の使いやすいFIFOを構成し、使用するベンダによらず、そのFIFOを
使い続けるといったことも可能です。ソースでは32ビット幅16段という小ぶりなFIFOを構成して
いますが、コードを読み進めれば、データ幅や深さを変更するのも容易であると理解されるはず。
ベンダ毎に微妙に異なるFIFO仕様になじめない方や、デュアルクロックFIFOの構成方法に興味が
ある方にもおすすめです。

※特に注記のない限り、信号は全て正論理です。

本ソースコードはVerilog版のみとなっております。
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