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Ethernet MDIO Master

イーサネットPHYのレジスタをアクセスするためのMDIOマスタロジックです。
PHYアドレスやレジスタアドレス等のパラレルデータとスタートパルスを与えると、自動的に
MDIOフレームを生成し、PHYのレジスタへアクセスします。MDIOフレーム先頭のプリアンブルは、
必要な長さがPHYによって異なりますが、幅広く適合可能なように32ビット分送出する仕様
としています。

Port I/O  Description 
RESET in 非同期リセット入力(Active High)です。
パワーオン時、またはシステムリセット時にアサートして下さい。
CLK25M in 25MHzのクロック入力です。
下記の信号は全てこのクロックの立上りに同期している想定で構成されています。
U_OPCODE[1:0] in 送出するMDIOフレームのオペコードフィールドを設定する信号です。
01bでライトフレーム、10bでリードフレームを形成します。
U_ACC_KICKをアサートした際にモジュール内部に取り込まれます。
U_PHYADR[4:0] in 送出するMDIOフレームのPHYアドレスフィールドを設定する信号です。
U_ACC_KICKをアサートした際にモジュール内部に取り込まれます。
U_REGADR[4:0] in 送出するMDIOフレームのレジスタアドレスフィールドを設定する信号です。
U_ACC_KICKをアサートした際にモジュール内部に取り込まれます。
U_WRDATA[15:0] in 送出するMDIOフレームのライトデータフィールドを設定する信号です。
U_ACC_KICKをアサートした際にモジュール内部に取り込まれます。
U_RDDATA[15:0] out MDIOのリードフレームによってPHYからリードされたデータです。
U_ACC_READYがHiとなった時点で有効データとなります。
U_ACC_KICK in MDIOフレームを開始するためのキック信号Active High)です。
上記のパラレルデータを確定しつつ、本信号を1クロックだけアサートすると、
U_ACC_READYをネゲートしてMDIOフレームの送出が始まります。
U_ACC_READY out MDIOフレームの送出が終了したこと次の送出が可能であること)を示すステータス信号
(Active High)です。
MDIOフレームの送出を開始するとLoになり、終了するとHiに戻ります。
MDC out MDIOのクロック出力です。
MDIOフレーム送出時に2.5MHzのクロックが出力されます。
MDIO inout MDIOのデータ入出力です。
※特に注記のない限り、信号は全て正論理です。
本ソースコードはVerilog版のみとなっております。
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Ethernet MDIO Master
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