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DI Cleaner

デジタル入力信号に重畳されるチャタリング等のノイズをクリーニングし出力します。
デジタル入力信号は、RST_FLTR_TIMERによって設定されるクロック周期でサンプリングされます。
サンプリングされた値が、5回連続して同じ値となった場合に限り、後段の回路に伝わるよう設計する
ことで、ノイズ耐性を高めています。

Port I/O  Description 
CLK in 動作用クロックです。
RST_P in リセット入力(Active High)です。
CLKに同期したリセット信号を入力して下さい。
FLTR_TIMER[31:0] in デジタル入力信号のサンプリング周期を設定します。
サンプリング周期は入力値+1クロックとなります。
(設定値3のとき、4クロックに1回サンプリング)
DI_ORG_SIG in デジタル入力信号(DI)です。
FLTR_OUT_SIG out ノイズをクリーニングした出力信号です。
CNT_OUT_B[15:0] out CLK_B同期のカウンタ出力です。
※特に注記のない限り、信号は全て正論理です。
本ソースコードはVHDL版とVerilog版となっております。
詳細は下記の資料ダウンロードをクリックください。

DI Cleaner
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