非同期ベクター信号を同期化する際のガイド役としてSIM警告機能を付加した、4ビットDフリップフロップ
のVerilogサンプルコードです。
入力される4ビットベクターの内、サンプリングクロックの有効エッジ前後の一定時間内に2ビット以上が
変化すると、SIM専用に設けたSYNCWARN信号をアサートし警告を発します。
同信号はVerilogのSpecifyブロックを用いて生成しているため、論理合成時には回路化されません。
回路規模を増やすことなく、SIM時のみのガイド役として機能します。

※特に注記のない限り、信号は全て正論理です。

本ソースコードはVerilog版のみとなっております。
詳細は下記の資料ダウンロードをクリックください。