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DFF4 w SyncWarn

非同期ベクター信号を同期化する際のガイド役としてSIM警告機能を付加した、4ビットDフリップフロップ
のVerilogサンプルコードです。
入力される4ビットベクターの内、サンプリングクロックの有効エッジ前後の一定時間内に2ビット以上が
変化すると、SIM専用に設けたSYNCWARN信号をアサートし警告を発します。
同信号はVerilogのSpecifyブロックを用いて生成しているため、論理合成時には回路化されません。
回路規模を増やすことなく、SIM時のみのガイド役として機能します。

Port I/O  Description 
CLK in 同期クロックです。本モジュールの全ての信号は、本クロックに同期している想定です。
DIN[3:0] in フリップフロップのD入力です。
DOUT[3:0] out フリップフロップのQ出力です。
Internal -  Description 
tsu
-
CLKに対するDINのセットアップタイム規定を設定しています。
この値未満のセットアップタイムでDINを入力すると、$setup のnotifierである
TIM_NTF_x(xは0..3)が変化します(変化の順序は使用するシミュレータで変わる場合
があります)。
tu
-
CLKに対するDINのホールドタイム規定を設定しています。
この値未満のホールドタイムでDINを入力すると、$hold のnotifierである
TIM_NTF_x(xは0..3)が変化します(変化の順序は使用するシミュレータで変わる
場合があります)。
DIFF_BIT[3:0]
-
DIN[3:0]と同じ並びで、サンプリング時にタイミングバイオレーションの検出された
ビットが1となります。
TIM_NTF_x(xは0..3)の変化を検出して生成しています。
SYNCWARN
-
DIFF_BIT[3:0]の内、2ビット以上で1となった場合にアサートされます。
つまり2ビット以上でタイミングバイオレーションが起きた際に1となります。
※特に注記のない限り、信号は全て正論理です。
本ソースコードはVerilog版のみとなっております。
詳細は下記の資料ダウンロードをクリックください。

DFF4 w SyncWarn
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