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AES-128 cipher module

AES 128暗号化機能搭載モジュールです。


Top Level Entityは「aes_top」です。aes_topの入出力信号について以下に示します。
Port I/O  Description 
clk in クロックです。
enc_key_set_pls in 暗号鍵設定信号です。1クロック幅で入力して下さい。
enc_key_dat[127:0] in 暗号鍵
enc_text_set_pls in 平文設定信号です。1クロック幅で入力して下さい。
enc_text_dat[127:0] in 平文
enc_out_set_pls out 暗号文出力信号です。1クロック幅で出力されます。
enc_out_dat[127:0] out 暗号文
enc_busy out 暗号動作実行中を示す信号です。ラウンド鍵算出中もセットされます。
rst in lkに同期したリセット(Active High)入力です。
※特に注記のない限り、信号は全て正論理です。
本ソースコードはVerilog版のみとなっております。
詳細は下記の資料ダウンロードをクリックください。

AES-128 cipher module
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