AES-128 cipher module
AES 128暗号化機能搭載モジュールです。
Top Level Entityは「aes_top」です。aes_topの入出力信号について以下に示します。
Port
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I/O
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Description
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clk
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in
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クロックです。
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enc_key_set_pls
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in
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暗号鍵設定信号です。1クロック幅で入力して下さい。
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enc_key_dat[127:0]
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in
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暗号鍵
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enc_text_set_pls
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in
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平文設定信号です。1クロック幅で入力して下さい。
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enc_text_dat[127:0]
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in
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平文
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enc_out_set_pls
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out
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暗号文出力信号です。1クロック幅で出力されます。
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enc_out_dat[127:0]
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out
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暗号文
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enc_busy
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out
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暗号動作実行中を示す信号です。ラウンド鍵算出中もセットされます。
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rst
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in
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lkに同期したリセット(Active High)入力です。
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※特に注記のない限り、信号は全て正論理です。
本ソースコードはVerilog版のみとなっております。
詳細は下記の資料ダウンロードをクリックください。
AES-128 cipher module
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