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サンプルソースコード
弊社ゴフェルテックの設計スタッフが、日頃デザインしているFPGA/CPLDのコードの中から、同じくコーディングを行っておられる皆様の参考になると思われる箇所を切り出し、サンプルソースコードとして販売致します。

どれも小ぶりなもので、何かしらモジュールをデザインする際の部分品・小ネタとして使用されるものばかりですが、実際にコーディングする際に、ハテ?と手が止まってしまうような箇所を補うべくチョイスされており、きっとデザイナ諸氏のお役に立てるはず。

一部の例外を除き、シミュレーション・論理合成ともに可能なRTL記述のソースコードのみでの販売です。 解説書の類は付属しませんが、そのどれもが小ぶりな記述につき、ソースを読んで内容を理解頂けるはずと考えています。

ライセンスについては、購入された個人様に限り、何度でも無償でご使用頂ける形態とさせて頂きます。 これはつまり、購入された方がご自身でコーディングされたコードと同じ扱いということ。
内容を理解し、自己責任でお使い頂く分には、追加の料金や弊社への連絡等、一切不要です。

ただ1点だけ、SNSへのアップロード等による内容公開・情報流布については禁止事項とさせて頂きますこと、ご理解とご了承の程、お願い致します。 WEBストアはこちら(外部サイト)
タイトル 言語  機能概要 
New!
AES-128 cipher module
Verilog AES-128暗号化機能搭載モジュールです。
New!
Watchdog Timer
VHDL ウォッチドッグのタイムアウト時間を1~255秒の間から1秒単位で設定することが出来るウォッチドッグタイマー(WDT)のコントローラです。
New!
Ethernet MDIO Master
Verilog イーサネットPHYのレジスタをアクセスするためのMDIOマスタロジックです
Binary Counter with Re-Sync-Out VHDL カウンタ動作クロックとは異なるクロックに同期した出力を併せ持つ16ビットバイナリカウンタです
Binary Counter with Re-Sync-Out Verilog カウンタ動作クロックとは異なるクロックに同期した出力を併せ持つ16ビットバイナリカウンタです
Reset Generator VHDL デバイス内部PLLのステータス信号と外部入力リセット信号からリセット信号を生成します
(Coming soon)
Reset Generator
Verilog デバイス内部PLLのステータス信号と外部入力リセット信号からリセット信号を生成します
DI Cleaner VHDL デジタル入力信号(DI、フラグ信号等)の耐ノイズ性を上げ、誤動作を防ぐ受信回路です
DI Cleaner Verilog デジタル入力信号(DI、フラグ信号等)の耐ノイズ性を上げ、誤動作を防ぐ受信回路です
Registers with AXI4-Lite interface VHDL AXI4-Liteインタフェース接続のレジスタサンプルです
New!
Registers with AXI4-Lite interface
Verilog AXI4-Liteインタフェース接続のレジスタサンプルです
Synchronizers (Pulse/Vector) VHDL 異クロック間でパルス信号/ベクタ信号を同期化します
Synchronizers (Pulse/Vector) Verilog 異クロック間でパルス信号/ベクタ信号を同期化します
Intel Port80 Decode VHDL Intel LPC Busに出力されるBIOS Post Codeをデコードします
(Coming soon)
Intel Port80 Decode
Verilog Intel LPC Busに出力されるBIOS Post Codeをデコードします
Ethernet MII FCS Generator VHDL MII送信データからイーサネット用FCSを生成します
Ethernet MII FCS Generator Verilog MII送信データからイーサネット用FCSを生成します
Intel LPC Bus I/O Access VHDL Intel LPC BusのI/Oアクセスによってリードライト可能なレジスタです
Intel LPC Bus I/O Access Verilog Intel LPC BusのI/Oアクセスによってリードライト可能なレジスタです

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